Xilinx ISE14.4语法要求提高之后又程序出现error的问题 程序如下：

always @(posedge clk or posedge reset )
begin
react <=0;

if (reset==1) begin // reset
pc<=32'h00000000;
end
else
pc<=pc_next;
end
报错：Assignment under multiple single edges is not supported for synthesis
求指教或改程序……

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你的问题是出现了竞争想象,如果D触发器的数据输出在上盯桐升沿，数据的检测也在磨备上升沿就会出现触发位置的偶然偏差，如果检测放在下降沿就会很好的避免这种情况.

你可以试试always@(negedge clk or negedge rst)

如果瞎则毁一定要上升沿的也可以试试改成电平触发
always@ (clk=1 or reset=1）

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