Error (10170): Verilog HDL syntax error at dig1.v(6) near text "begin"; expecting "endmodule"

`timescale 1s/1ms
module dig1(d,s);
output [3:0] d;
output [7:0] s;
assign d=4'b0000;
begin
assign #5 s=8'b11111001;//显示数字1
assign #5 s=8'b10110110;//显示数字2
assign #5 s=8'b10110000;//显示数字3
assign #5 s=8'b10011001;//显示数字4
assign #5 s=8'b10000010;//显示数字6
assign #5 s=8'b10000010;//显示数字7
assign #5 s=8'b10000000;//显示数字8
end
endmodule

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在第一个assign以前加上声明试一下
wire [3:0] d;
wire [7:0] s;

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